1、Verilog的所有模块是并行的，模块内信号操作也是并行的（组合逻辑电路上电即运行，时序逻辑先赋值后刷新）。
2、if_else ：综合成mux； 多个if嵌套时，逐优先级操作，优先级高的输出； 电路路径长；
3、case ：查找表结构，可看作仅一个mux；
4、建立/保持时间：触发器（D触发器）在时钟边沿采样时，输入信号需满足建立保持时间； 建立时间：时钟边沿之前时间T信号输入； 保持时间：时钟边沿之后时间T信号保持； 否则输出亚稳态（0~1），需多级触发器产生稳态；
5、逻辑资源：buffer，与或非，D触发器；
6.例：if（posedge clk）
begin
b<=a；
c<=b；
end
7.FSM
本网页所有视频内容由 imoviebox边看边下-网页视频下载, iurlBox网页地址收藏管理器 下载并得到。
ImovieBox网页视频下载器 下载地址: ImovieBox网页视频下载器-最新版本下载
本文章由: imapbox邮箱云存储,邮箱网盘,ImageBox 图片批量下载器,网页图片批量下载专家,网页图片批量下载器,获取到文章图片,imoviebox网页视频批量下载器,下载视频内容,为您提供.
阅读和此文章类似的: 全球云计算
官方软件产品操作指南 (170)
4985